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皇冠体育(www.hg108.vip):技巨头相继入局Chiplet,新蓝海Chiplet优势何在?

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半导体工艺节点持续推进,传统异构多核 SoC 难以为继。 先进工艺节点下晶体管单位成本不断下降,但 IC 设计复杂度及设计成本不断提升,设计复杂度的提升也将对芯片良率产生影响,间接提高了整体制造成本;此外, 制程升级对芯片性能提升的边际收益缩窄,通常在 15%左右,传统异构多核 SoC 方案下,摩尔定律走向瓶颈。


Chiplet 技术改道芯片业, 实现超越摩尔定律。 Chiplet 将满足特定功能的裸片通过 die-to-die 内部互联技术,实现多个模块芯片与底层基础芯片的系统封装,实现一种新形式的 IP 复用。基于裸片的 Chiplet 方案将传统 SoC 划分为多个单功能或多功能组合的芯粒,在一个封装内通过基板互连成为一个完整的复杂功能芯片,是一种以裸片形式提供的硬核 IP。 在当前技术进展下, Chiplet 方案能够实现芯片设计复杂度及设计成本降低,且有利于后续产品迭代,加速产品上市周期。

一、Chiplet新蓝海


设计创新:后摩尔时代的新星, Chiplet化繁为简


SoC(系统级单芯片)是将多个负责不同类型 计算任务的计算单元,通过光刻的形式制作 到同一块晶圆上。与SoC相反,Chiplet是将 一块原本复杂的SoC芯片,从设计时就先按 照不同的计算单元或功能单元对其进行分解, 然后每个单元选择最适合的半导体制程工艺 进行分别制造,再通过先进封装技术将各个 单元彼此互联,最终集成封装为一个系统级 芯片组。Chiplet 实际上是一种新的设计理念:硅片 级别的IP重复使用。设计一个SoC系统级芯 片,传统方法是从不同的IP 供应商购买一些 IP,软核、固核或硬核,结合自研的模块, 集成为一个SoC,然后在某个芯片工艺节点 上完成芯片设计和生产的完整流程。 有了 Chiplet概念以后,对于某些IP,就不需要 自己做设计和生产了,而只需要买别人实现 好的硅片,然后在一个封装里集成起来。


Chiplet优势之一:高集成度,高设计弹性


Chiplet可获得更高的集成度。通常来说,由于光刻掩膜版的尺寸限定在33mm * 26mm,单个芯片的面积一般不超过 800mm2,而Chiplet通过多个芯片的片间集成,可以在封装层面突破单芯片上限,进一步提高集成度。Chiplet 能够提高芯片设计弹性,同时降低设计成本。SoC方案采用统一的工艺制程,导致SoC芯片上各部分要同步进行迭代。 Chiplet 芯片一般采用先进的封装工艺,将小芯片组合代替形成一个大的单片芯片,可以对芯片上的部分单元进行选择性迭代, 迭代部分裸芯片后即可制作出下一代产品,加速产品上市周期。并且,Chiplet通过采用已知合格裸片进行组合,可以有效缩短 芯片的研发周期及节省研发投入。同时Chiplet 芯片通常集成应用较为广泛和成熟的芯片裸片,可以有效降低了Chiplet 芯片的 研制风险,从而减少重新流片及封装的次数,有效节省成本。


Chiplet优势之二:高良率


Chiplet能够显著提高大型芯片的良率。一般的芯片生产中,一片晶圆都会切割出很多裸片。 对于有缺陷且无法“修复”的芯 片,剔除就可以了。 在同样的缺陷分布情况下,晶圆上的裸片越大(分割的数量越少),缺陷的影响就越大(剔除的面积就约 大)。Chiplet方案通过将大芯片分成更小的芯片,将单一裸片面积做小,有效地提高了芯片良率。


Chiplet优势之三:低成本


根据工艺制造良率Bose-Einstein模型: Yield=1/(1+A*D0 ) n (A代表芯片面积,D0 代表缺陷密度,n代表掩膜版层数相关系 数)。单芯片的面积越大,良率越低,对应 制造成本也越高。 随着工艺演进,实现相同功能的情况下单 芯片面积几乎不会缩小,而Chiplet合理地 将不用功能有效划分到不同工艺节点的芯 片上,可以有效降低成本。在 SoC设计中, 模拟电路、大功率 I/Os 等对制程并不敏感, 并无使用高端制程的必要,因此若将 SoC 中的功能模块划分为单独的Chiplet,针对 其功能选择最为合适的制程,可以使芯片 尺寸最小化,进而提高良率并降低成本。

二、先进封装与Chiplet的设计理念互为支撑

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当裸芯片之间互连尺寸与芯片内晶体管互连尺寸接近时,后摩尔时代叠床架屋的裸芯片体究竟是一颗芯片还是一个封装体?可以说,封装体既是芯片,更是系统。


未来,TSV互连、RDL、Micro-bump等关键互连要素的特征尺寸将进一步缩小,芯片种类及数目、堆叠层数更多,架构与接口标准化,多信号域多类别器件的渗透应用扩展,将是后摩尔时代的先进集成封装重要发展方向。


尽管后摩尔时代先进集成封装的理念很简单、很容易理解,但是工程实现却非常具有挑战性。从工艺制程层面讲,硅通孔TSV互连工艺引入以及所增加的超薄晶圆片操作等工艺步骤,会严重影响集成电路芯片工艺制程,兼容性、可制造性、工艺制程监测管控等面临一系列的挑战,这需要工艺、材料、装备等产业协同。从设计层面讲,后摩尔时代的先进封装意味着芯片设计由传统二维平面设计进入三维空间设计,必须有设计方法学与EDA工具、三维架构、接口标准化等配套支撑。


后摩尔时代的先进集成封装正在重塑产品的供应链、价值链,也在影响着产业形态、竞争格局。传统IC产品一般采用由IC代工厂、封装厂等分工接力完成的模式,而今,价值的天平正在向代工厂倾斜。以英特尔Lakefield微处理器为例,集成电路芯片的TSV工艺、Chip-on-Wafer等均由英特尔公司完成,这些环节成为技术链条中最为关键的部分,在产品成本中占比较大,且附加值高。而且,先入为主的优势突出,生态一旦形成,对于后来者而言,意味着门槛高筑,市场进入难度更大。


后摩尔时代的先进封装技术与Chiplet的设计理念互为支撑、互相成就,在制造领域,可能会使传统的封装厂、未进入的代工厂处于不利竞争地位,高效能计算SoC芯片设计厂面临供应链集中、可选制造厂越来越少,处于不利竞争地位。但是,在IC设计领域也有可能打开一扇窗,为众多专注于做专用IC芯片的中小企业提供发展机遇。Chiplet的发展前景如何,特别是独立第三方Chiplet供应商的商业模式是否成立,谁会从中获益,还要拭目以待。


Chiplet发展涉及整个半导体产业链,将影响到从 EDA厂商、晶圆制造和封装公司、芯粒IP供应商、Chiplet产品及系统 设计公司到Fabless设计厂商的产业链各个环节的参与者。在芯片设计端,基于IP复用的模式,设计能力较强的IP供应商有潜力演变为Chiplet供应商,这就要求IP供应商具备高端 芯片的设计能力,以及多品类的IP布局及平台化运作。建议关注国内平台化的IP供应龙头芯原股份,以及积极布局2.5D 封装技术的国芯科技。在EDA软件端,由于Chiplet有更多异构芯片和各类总线的加入,整个过程会变得更加复杂,对EDA工具也提出了新要 求。同时,Chiplet对制程没有太高要求,并且全球标准未确定,国内和国外的EDA软件差距较小。国内EDA企业需要 提升基础能力,应对堆叠设计带来的诸多挑战,比如对热应力、布线、散热、电池干扰等的精确仿真。

三、科技巨头相继入局Chiplet,推动算力革命


Chiplet目前聚焦于高性能算力芯片,可以显著提升算力和能效, 是持续提高集成度和芯片算力的重要途径。华为于2019年推出 基于Chiplet技术的7nm鲲鹏920处理器;AMD 在2021年6月 发布了基于台积电3D Chiplet封装技术的第三代服务器处理芯 片,后于2022年3月推出了Milan-X CPU;英特尔的Intel Stratix 10 GX 10M FPGA 也是采用了Chiplet技术。 UCIe成立于2022年3月,是一个开放的产业联盟,旨在推广 UCIe技术标准,构建完善生态,使之成为Chiplet未来片上互联 标准,其发起人成员包括AMD、Arm、英特尔、台积电等半导 体厂商以及Google Cloud、Meta、微软等十余家科技行业巨 头。2022年8月,新增阿里巴巴、英伟达两家成员单位。


国内龙头 OSAT 积极布局 Chiplet 相关技术,长电科技 XDFOI 平台以 2.5D 无 TSV 为基本技术平台,采用 RDL First 技术,具备成本优势,可实现 2D/2.5D/3D 集成;而通富微电利用次微米级硅中介层以 TSV 将多芯片整合于单一封装,已顺利实现 7nm 节点量产。


对于中国而言,发展Chiplet好处很多,从底层逻辑来讲在性能,制造成本,时间成本之间找平衡,从未来发展角度而言,教会中国公司,如何从系统高度来看问题,来学习如何定义一款芯片,这其中会牵涉到很多新技术,新理念,正好是中国产业链一次自我学习,自我升级的机会。国内半导体产业在先进制程发展受限的情况下,可将 Chiplet 视为另一条实现性能升级的路径和产业突破口。


来源:未来智库,中国电子报,信达证券

注:文章内的所有配图皆为网络转载图片,侵权即删!

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